RISC-V é inevitável: palestra de State of the Union argumenta

Artigo original ↗ Discussão no Hacker News ↗

A instrução aberta e livre de royalties do RISC-V está ganhando terreno rapidamente em sistemas embarcados e microcontroladores, e alguns o veem como um futuro desafiante da ARM em smartphones e computação geral. Comentadores destacam seu apelo para fabricantes sensíveis a custos, hedge geopolítico e design de chips personalizados, mas apontam obstáculos sérios: implementações de alto desempenho ainda imaturas, fragmentação da ISA e forte inércia de software e ecossistema em torno de ARM e x86. Iniciativas relacionadas, como arquiteturas seguras baseadas em CHERI, despertam interesse para uso em sistemas críticos de segurança, mas enfrentam seus próprios desafios de adoção e viabilidade comercial.

Inevitabilidade percebida e mercados prováveis

  • Muitos veem o RISC‑V como “inevitável” em mercados de baixa margem e embarcados porque é livre de royalties e juridicamente mais simples do que ARM.
  • Alguns o comparam ao Linux: não necessariamente dominante em todo lugar, mas um padrão aberto e poderoso para o qual as empresas convergem.
  • Outros contestam: não há “nada de inevitável” em mercados de consumo dominados por Apple/x86/ARM, e a inércia de software é muito forte.

Desempenho e eficiência

  • Os SoCs RISC‑V de propósito geral atuais estão muito atrás dos melhores ARM/x86 em desempenho por watt; uma estimativa é ~1/6 de eficiência.
  • Diz-se que os chips mais rápidos acessíveis ao consumidor (por exemplo, SpacemiT K3/X60) são utilizáveis para tarefas de desktop e telefones de entrada, mas não competem com ARM/x86 de ponta.
  • Alguns argumentam que a ISA não é o principal gargalo; faltam ou são caros controladores de memória avançados, IP de interconexão e nós de fabricação de última geração.

Ecossistema, fragmentação e padrões

  • Há preocupação de que o modelo de extensões do RISC‑V e múltiplos perfis (por exemplo, RVA23) tenham levado à fragmentação da ISA e à confusão sobre um alvo RISC‑V “genérico”.
  • Outros observam que o RV64GC já tem forte densidade de código, contestando que “bilhões de extensões” sejam um problema sério.
  • A maturidade do software está melhorando à medida que mais pacotes são compilados para novos chips da classe RVA23, embora muitas vezes sem otimizações.

Embarcados, MCUs e implantações existentes

  • O RISC‑V já é comum em microcontroladores profundamente embarcados e em núcleos de controle dentro de chips maiores, substituindo 8051, Xtensa, ARC, etc.
  • A Espressif mudou novas linhas ESP32 para RISC‑V; Western Digital e Nvidia são citadas como empresas que enviam grandes volumes de núcleos embarcados RISC‑V.
  • Alguns desenvolvedores de embarcados dizem que ARM Cortex ainda domina de forma esmagadora os MCUs, com o RISC‑V sendo em grande parte nichado fora de alguns fornecedores.

Apple, ARM e considerações de negócios

  • A discussão observa a licença de arquitetura ARM de longo prazo e por dispositivo da Apple (até a década de 2040) e sua forte capacidade interna de núcleos ARM.
  • Vários argumentam que isso torna improvável uma troca completa de ISA para RISC‑V, a menos que os termos de licenciamento da ARM mudem substancialmente.
  • Outros especulam sobre horizontes longos (10–20 anos) em que o ecossistema do RISC‑V possa se tornar atraente, mas reconhecem uma migração custosa e outra quebra de compatibilidade.

Segurança, CHERI e Rust

  • O CHERI no RISC‑V é debatido: tecnicamente promissor para segurança de memória e compartimentalização de granulação fina, mas visto por alguns como invasivo demais e de nicho.
  • Alguns acham que o impacto do Rust em bugs de segurança de memória enfraquece o caso de negócios do CHERI; outros contrapõem que o CHERI ainda beneficia código inseguro e C legado.
  • A disponibilidade é um problema: existem placas de pesquisa, mas não há hardware CHERI de massa acessível, limitando a experimentação de base.

Hardware e experimentação SIMD

  • Desenvolvedores interessados em SIMD/RVV observam poucas placas acessíveis com suporte a RVV; sugestões incluem SBCs SpacemiT K3/X60 e Orange Pi RV2.
  • A emulação via QEMU e modelos Sail é recomendada para trabalho inicial, mas não para perfilamento sério de desempenho.

Geopolítica e regulação

  • Player não norte-americanos (especialmente na China) são apresentados como fortes impulsionadores do RISC‑V, tanto para evitar propriedade intelectual quanto licenciamento controlados pelos EUA.
  • Alguns alertam que controles de exportação dos EUA poderiam restringir o uso de chips RISC‑V chineses, embora outros argumentem que uma restrição excessiva prejudicaria os interesses dos EUA.