Intel 将 1nm 工艺（10A）列入 2027 年路线图
Intel 的路线图现在把“1 nm”（10 埃）制造工艺列为 2027 年目标，这是一项积极计划，旨在重夺工艺领先地位，并建设面向 AI、高度自动化的晶圆厂。评论者质疑 Intel 能否按时完成，鉴于其过去 10 nm 的延误，以及节点名称本身的含义，指出“nm”和“Å”如今是与密度松散相关的营销术语，而不是真正 1 nm 特征尺寸。讨论还涉及硅材料物理极限下整个行业的压力、EUV 和 High-NA 工具的战略重要性，以及 Intel 的代工业务能否为先进 AI 和服务器芯片提供 TSMC 与 Samsung 之外的可信替代方案。
Intel 的路线图与追赶前景
- 有人认为，Intel 比头条新闻所暗示的更接近 TSMC：据称 Intel 4（“7nm”重命名）在密度上大致可与 TSMC 的“3nm”相比。
- 也有人强调 Intel 4/3 仍属过渡节点，目前实际产品使用有限（Meteor Lake 移动端、即将推出的服务器产品），而 20A/18A 可能延后；在一些人看来，“四年五个节点”实际上只有 2 个真正的新节点，而且已经延迟了 1–2 个季度。
- 乐观者把最近的执行表现视为复苏：新 CEO 时代、大量 EUV/High-NA 订单、RibbonFET 和 PowerVia，以及 18A 代工业务的强劲兴趣（许多外部设计中标）。
- 怀疑者则因过去 10nm/14nm 的挣扎和巨大的晶圆厂复杂度，而对时间表和盈利能力持怀疑态度。
“1nm / 10A” 到底意味着什么
- 普遍认为节点名称（7nm、3nm、1nm、“A”）是营销标签，而不是字面上的特征尺寸。
- 多条评论分享了表格，显示“1nm”节点大约有 40–50nm 的栅极间距和约 16–20nm 的金属间距；芯片上并没有任何东西真的只有 1nm。
- 有些人把这个标签视为历史缩放的“晶体管密度等效”延续；也有人说这种联系实际上早已基本断裂。
- IEEE Spectrum 的“The Node is Nonsense”被引用为很好的综述。
物理极限与缩放放缓
- 评论者指出我们已经接近原子尺度（例如硅晶格间距约 0.5nm），但实际晶体管尺寸仍是几十 nm；有人提到量子隧穿问题，但未深入解决。
- 几条评论指出，SRAM 和互连的缩放如今比逻辑电路差得多，这限制了整体密度提升。
- 大家的共识是，Moore/Dennard 式的轻松翻倍已经结束；未来的收益会更小、更具条件，也更昂贵。
3D 与替代方案
- 读者问，为什么不转向“真正的 3D”，而不是不断缩小节点。回应强调散热、供电和工艺难度；目前现实可行的选项仅限于有限的 die 堆叠或晶体管层堆叠。
- 3D NAND 和堆叠 SRAM 被引用为成功案例，但通用逻辑堆叠仍被认为受限。
商业、战略与治理
- 关于 Intel EUV 延误的长篇子讨论：一些人将其归咎于“MBA 思维”和由财务驱动的管理；另一些人则指出，关键失误来自工程师出身的 CEO，以及过于激进、风险很高的 10nm 规划。
- 更广泛的争论是：非技术背景的 MBA 能否成功管理工程公司，以及工艺失败在多大程度上源于风险规避与过度冒进。
- 有人认为 AI 需求（训练，尤其是推理）正在创造巨大的新代工机会；也有人警告 AI 可能是泡沫，而仅靠数据中心的需求未必能支撑大规模晶圆厂支出。
营销、单位与命名上的挫败感
- 很多人对与物理长度不对应的 nm 和 Å 标签感到恼火；有人建议把它们称为“营销纳米”或干脆用版本化名称，如“N3、N2”。
- 对此是否真的重要，意见不一：设计者会看详细的 PPA 数据；普通用户只需要知道“数字越小 ≈ 代际越先进”。