IBM 首次推出亚 1 纳米芯片技术

IBM 的商业模式与商业化

• 普遍认为 IBM 已不再运营量产晶圆厂；它运营的是研发晶圆厂，并授权工艺技术。
• 举例包括：此前向 Rapidus 授权 2 nm 技术，以及由 Samsung 制造 IBM 设计的 CPU。
• 收入被认为来自 IP 授权、技术转移，以及为部署 ASML 工具和 IBM 开发工艺的合作伙伴提供支持。
• 有人认为这是成功的“纯研发 + IP”模式；也有人认为这是 IBM 历史制造角色的可悲缩编。
• IBM 的路线图显示该节点可能会在约 5 年后用于生产，但评论者指出，这意味着仍存在重大挑战。

研发晶圆厂、ASML 与政府关联

• 纽约州 Albany 设施被描述为一个获得大量补贴的先进研发晶圆厂，ASML 在 IBM 的帮助下在此推进原型工具（包括 High-NA EUV）。
• Cymer 被提及为 EUV 光源供应商；Zeiss 光学则是 High-NA EUV 的关键。
• 据称，美国 CHIPS Act 和州政府资金与将核心 EUV 研发和原型制作留在美国、以及影响 ASML 出口决定有关。

“亚 1 nm” 节点命名与营销怀疑

• 有强烈反驳认为芯片上没有任何部分在物理上是 0.7 nm；显微图显示的特征尺度约为 5–10 nm。
• 有人解释称：“0.7 nm”是基于晶体管密度相对于旧平面工艺的等效平面节点标签，而不是真实尺寸。
• 许多人认为节点名称在几十年前就已变成营销术语，如今主要表示相对代际和 PPA（功耗、性能、面积），而不是几何尺寸。
• 其他人则称这是一种误导性的“nm 表演”，并认为监管机构最终可能会介入，但这被认为不太可能。

密度指标与 3D 结构

• 一些评论者主张采用更清晰的指标：每 mm² 晶体管数、每面积 NAND 门数，甚至按体积计算（用于真正的 3D 集成）。
• 反方观点是：当前逻辑工艺仍只有单一有效器件层；3D 术语（FinFET、GAA、“nanostack”）指的是器件形状，而不是像 3D NAND 那样堆叠逻辑层。
• 行业不愿采用基于密度的命名，被归因于营销灵活性以及不同晶圆厂之间的可比性问题。

物理极限与未来缩放

• 讨论涉及基本极限：在硅中，栅长估计会在约 10–15 nm 左右触底，因为会出现隧穿和漏电。
• 量子效应在仅几原子厚的栅极厚度下就已成问题；有些人认为，若没有彻底新材料或新架构，我们会在 2030 年代撞上硬极限。
• 人们提出了晶圆堆叠、“logic folding”和更好的 3D 集成等想法，但评论者强调其在良率、对准和散热方面面临巨大挑战；商业可行性仍不明确。

IBM 的角色与声誉

• 许多人强调 IBM 长期以来在关键创新方面的历史（互连、密度提升）以及持续高产的专利数量。
• 也有人批评其过度炒作的营销（例如 Watson、节点命名），并质疑 IBM Research 的成果有多少真正转化为广泛可见的产品。
• 不过，IBM 的硬件（POWER、z）据称支撑着企业和金融后端的大量基础设施，即使终端用户很少直接看到它。