IBM estreia tecnologia de chip sub-1 nanômetro

Modelo de Negócios e Comercialização da IBM

• Há consenso de que a IBM já não opera fabs de produção em volume; ela mantém fabs de P&D e licencia tecnologia de processo.
• Exemplos citados: o licenciamento anterior de 2 nm para a Rapidus e a fabricação de CPUs projetadas pela IBM pela Samsung.
• A receita é vista como vindo de licenciamento de IP, transferências de tecnologia e suporte a parceiros que implantam ferramentas da ASML e processos desenvolvidos pela IBM.
• Alguns veem isso como um modelo bem-sucedido de “P&D puro + IP”; outros veem isso como uma triste redução do papel histórico da IBM na manufatura.
• O roadmap da IBM sugere possível uso em produção desse nó em ~5 anos, mas comentaristas observam que isso implica desafios significativos ainda pendentes.

Fabs de P&D, ASML e Ligações Governamentais

• A instalação de Albany, NY, é descrita como uma fab avançada de P&D fortemente subsidiada, onde a ASML leva ferramentas de protótipo (incluindo High-NA EUV) com a ajuda da IBM.
• Cymer é mencionada como fornecedora da fonte de luz EUV; a óptica da Zeiss como peça-chave para High-NA EUV.
• O CHIPS Act dos EUA e o financiamento estadual estariam ligados a manter a P&D e a prototipagem centrais de EUV nos EUA e a influenciar as decisões de exportação da ASML.

Nomeação do Nó “Sub-1 nm” e Ceticismo de Marketing

• Houve forte reação de que nada no chip é fisicamente 0,7 nm; micrografias mostram características na faixa de ~5–10 nm.
• A explicação oferecida: “0,7 nm” é um rótulo de nó planar equivalente, baseado na densidade de transistores em comparação com processos planares mais antigos, e não uma dimensão real.
• Muitos argumentam que os nomes dos nós viraram termos de marketing há décadas e hoje em grande parte indicam geração relativa e PPA (power, performance, area), não geometria.
• Outros chamam isso de engano “teatro dos nm” e sugerem que reguladores poderiam eventualmente intervir, embora isso seja visto como improvável.

Métricas de Densidade e Estruturas 3D

• Vários comentaristas defendem métricas mais claras: transistores/mm², portas NAND por área ou até por volume (para integração 3D real).
• Contraponto: os processos lógicos atuais ainda têm uma única camada ativa de dispositivo; termos 3D (FinFET, GAA, “nanostack”) referem-se ao formato do dispositivo, não a camadas lógicas empilhadas como em NAND 3D.
• A relutância da indústria em adotar nomenclatura baseada em densidade é atribuída à flexibilidade de marketing e a problemas de comparabilidade entre foundries.

Limites Físicos e Escalonamento Futuro

• Há discussão sobre limites fundamentais: estima-se que os comprimentos de gate em silício cheguem a um piso em torno de 10–15 nm devido a tunelamento e vazamento.
• Efeitos quânticos já são problemáticos com espessuras de gate de poucos átomos; alguns acham que atingiremos limites duros na década de 2030, na ausência de materiais ou arquiteturas radicalmente novos.
• Ideias como empilhamento de wafers, “logic folding” e melhor integração 3D são levantadas, mas comentaristas enfatizam enormes desafios de rendimento, alinhamento e térmica; a viabilidade comercial ainda é incerta.

Papel e Reputação da IBM

• Muitos destacam a longa história da IBM em inovações-chave (interconexões, avanços de densidade) e seu alto volume contínuo de patentes.
• Outros criticam o que veem como marketing exagerado (por exemplo, Watson, nomeação de nós) e questionam quanto da IBM Research se traduz em produtos amplamente visíveis.
• Ainda assim, diz-se que o hardware da IBM (POWER, z) sustenta grandes frações dos backends empresariais e financeiros, mesmo que os usuários finais raramente o vejam diretamente.