IBM debuta tecnología de chip por debajo de 1 nanómetro

Modelo de negocio y comercialización de IBM

• Hay consenso en que IBM ya no opera fabs de producción en volumen; gestiona fabs de I+D y licencia tecnología de proceso.
• Se citan ejemplos: la licencia previa de 2 nm a Rapidus y la fabricación de CPUs diseñadas por IBM por parte de Samsung.
• Se considera que los ingresos provienen de licencias de propiedad intelectual, transferencias de tecnología y soporte a socios que despliegan herramientas de ASML y procesos desarrollados por IBM.
• Algunos ven esto como un exitoso modelo de “solo I+D + IP”; otros lo ven como una triste reducción del papel histórico de IBM en la fabricación.
• La hoja de ruta de IBM sugiere un posible uso de producción de este nodo en ~5 años, pero los comentaristas señalan que eso implica que aún quedan desafíos importantes.

Fabs de I+D, ASML y vínculos gubernamentales

• La instalación de Albany, NY, se describe como una fab de I+D avanzada fuertemente subvencionada, donde ASML pone en marcha herramientas prototipo (incluidas High-NA EUV) con la ayuda de IBM.
• Se menciona a Cymer como proveedor de la fuente de luz EUV; la óptica de Zeiss como clave para High-NA EUV.
• Se informa que la CHIPS Act de EE. UU. y la financiación estatal están vinculadas a mantener la I+D y la creación de prototipos centrales de EUV en EE. UU. e influir en las decisiones de exportación de ASML.

Escepticismo sobre la denominación y el marketing del nodo “sub-1 nm”

• Hay una fuerte crítica de que nada en el chip mide físicamente 0,7 nm; las micrografías muestran características en el rango de ~5–10 nm.
• La explicación ofrecida: “0,7 nm” es una etiqueta equivalente de nodo planar basada en la densidad de transistores frente a procesos planares anteriores, no una dimensión real.
• Muchos sostienen que los nombres de nodo se convirtieron en términos de marketing hace décadas y ahora indican principalmente generación relativa y PPA (potencia, rendimiento, área), no geometría.
• Otros califican esto de engañoso “teatro de nm” y sugieren que los reguladores podrían intervenir algún día, aunque se considera poco probable.

Métricas de densidad y estructuras 3D

• Varios comentaristas abogan por métricas más claras: transistores/mm², compuertas NAND por área, o incluso por volumen (para una verdadera integración 3D).
• El contraargumento: los procesos lógicos actuales siguen teniendo una sola capa activa de dispositivos; los términos 3D (FinFET, GAA, “nanostack”) se refieren a la forma del dispositivo, no a capas lógicas apiladas como en la NAND 3D.
• La reticencia de la industria a adoptar una nomenclatura basada en densidad se atribuye a la flexibilidad del marketing y a problemas de comparabilidad entre fundiciones.

Límites físicos y escalado futuro

• Se discuten límites fundamentales: se estima que las longitudes de compuerta en silicio tocarán fondo alrededor de 10–15 nm debido al túnel cuántico y las fugas.
• Los efectos cuánticos ya son problemáticos a grosores de compuerta de unos pocos átomos; algunos creen que alcanzaremos límites duros en la década de 2030 si no surgen materiales o arquitecturas radicalmente nuevos.
• Se plantean ideas como apilar obleas, “logic folding” y una mejor integración 3D, pero los comentaristas subrayan enormes desafíos de rendimiento, alineación y térmicos; la viabilidad comercial sigue sin estar clara.

El papel y la reputación de IBM

• Muchos destacan la larga historia de IBM de innovaciones clave (interconexiones, avances de densidad) y su continua alta producción de patentes.
• Otros critican lo que ven como marketing exagerado (por ejemplo, Watson, la denominación de nodos) y cuestionan cuánto de IBM Research se traduce en productos ampliamente visibles.
• Aun así, se dice que el hardware de IBM (POWER, z) sustenta grandes franjas de los backends empresariales y financieros, incluso si los usuarios finales rara vez lo ven directamente.