IBM ने उप-1 नैनोमीटर चिप तकनीक का किया पदार्पण

IBM का व्यवसाय मॉडल और व्यावसायीकरण

• आम सहमति है कि IBM अब वॉल्यूम उत्पादन वाले फैब नहीं चलाता; वह R&D फैब संचालित करता है और प्रक्रिया तकनीक का लाइसेंस देता है।
• दिए गए उदाहरण: Rapidus को 2 nm का पिछले समय में लाइसेंस, और Samsung द्वारा IBM-डिज़ाइन किए गए CPUs का निर्माण।
• राजस्व को IP लाइसेंसिंग, तकनीक हस्तांतरण, और उन साझेदारों के समर्थन से आता हुआ माना जाता है जो ASML टूल्स और IBM-निर्मित प्रक्रियाओं को अपनाते हैं।
• कुछ लोग इसे सफल “pure R&D + IP” मॉडल मानते हैं; अन्य इसे IBM की ऐतिहासिक विनिर्माण भूमिका से एक दुखद सिकुड़न के रूप में देखते हैं।
• IBM का रोडमैप संकेत देता है कि इस node का उत्पादन उपयोग लगभग 5 वर्षों में संभव हो सकता है, लेकिन टिप्पणीकार ध्यान दिलाते हैं कि इसका मतलब है कि अभी भी बड़े चुनौतियाँ बाकी हैं।

R&D फैब्स, ASML, और सरकारी संबंध

• Albany, NY की सुविधा को भारी सब्सिडी प्राप्त, उन्नत R&D fab के रूप में वर्णित किया गया है, जहाँ ASML IBM की मदद से प्रोटोटाइप (High-NA EUV सहित) टूल्स लाता है।
• Cymer का उल्लेख EUV प्रकाश स्रोत प्रदाता के रूप में किया गया है; Zeiss optics को High-NA EUV के लिए महत्वपूर्ण बताया गया है।
• US CHIPS Act और राज्य फंडिंग के बारे में कहा गया है कि वे अमेरिका में कोर EUV R&D और प्रोटोटाइपिंग को बनाए रखने तथा ASML के export निर्णयों को प्रभावित करने से जुड़े हैं।

“Sub-1 nm” node नामकरण और मार्केटिंग पर संदेह

• इस बात पर कड़ा विरोध किया गया कि die पर कुछ भी भौतिक रूप से 0.7 nm नहीं है; micrographs में विशेषताएँ लगभग 5–10 nm की सीमा में दिखती हैं।
• दी गई व्याख्या: “0.7 nm” एक समतुल्य planar node label है, जो पुराने planar processes की तुलना में transistor density पर आधारित है, कोई वास्तविक आयाम नहीं।
• कई लोगों का तर्क है कि node नाम दशकों पहले से marketing terms बन चुके हैं और अब वे मुख्यतः relative generation और PPA (power, performance, area) को दर्शाते हैं, geometry को नहीं।
• अन्य इसे भ्रामक “nm theater” कहते हैं और सुझाव देते हैं कि regulators अंततः हस्तक्षेप कर सकते हैं, हालांकि इसे असंभव माना जाता है।

Density Metrics और 3D संरचनाएँ

• कई टिप्पणीकार अधिक स्पष्ट metrics की वकालत करते हैं: transistors/mm², NAND-gates per area, या यहाँ तक कि per volume (सच्चे 3D integration के लिए)।
• प्रतिवाद: वर्तमान logic processes में अभी भी एक ही active device layer होती है; 3D शब्द (FinFET, GAA, “nanostack”) device shape को संदर्भित करते हैं, stacked logic layers को नहीं जैसे 3D NAND में।
• density-based naming अपनाने में उद्योग की हिचकिचाहट को marketing flexibility और cross-foundry comparability की समस्याओं से जोड़ा गया है।

भौतिक सीमाएँ और भविष्य की स्केलिंग

• मौलिक सीमाओं पर चर्चा: silicon में gate lengths के लगभग 10–15 nm तक सीमित होने का अनुमान है, tunneling और leakage के कारण।
• कुछ परमाणुओं की gate thickness पर quantum effects पहले से ही समस्याएँ पैदा कर रहे हैं; कुछ का मानना है कि radically नए materials या architectures के बिना 2030s में हम कठोर सीमाओं तक पहुँच जाएंगे।
• wafer stacking, “logic folding,” और बेहतर 3D integration जैसे विचार सामने रखे गए हैं, लेकिन टिप्पणीकार बड़े yield, alignment, और thermal challenges पर ज़ोर देते हैं; commercial viability अभी भी स्पष्ट नहीं है।

IBM की भूमिका और प्रतिष्ठा

• कई लोग IBM के लंबे इतिहास की प्रमुख innovations (interconnects, density advances) और उसके लगातार उच्च patent output को रेखांकित करते हैं।
• अन्य लोग जिसे वे overhyped marketing मानते हैं उसकी आलोचना करते हैं (जैसे Watson, node naming) और सवाल उठाते हैं कि IBM Research का कितना हिस्सा व्यापक रूप से दिखाई देने वाले products में बदलता है।
• फिर भी, कहा जाता है कि IBM hardware (POWER, z) enterprise और financial backends के बड़े हिस्सों को आधार प्रदान करता है, भले ही end users इसे सीधे शायद ही देखें।