Intel, Samsung e TSMC demonstram transistores empilhados em 3D

Escopo do avanço dos transistores empilhados em 3D / CFET

• Os nomes de marketing “3 nm / 5 nm” escondem o fato de que os pitches reais dos dispositivos aqui são de ~45–60 nm; não é possível colocar transistores a 3–5 nm de distância.
• O ganho de densidade esperado é de cerca de 30–40% mais transistores na mesma área.
• Os CFETs são vistos como um passo evolutivo: lógica semelhante à dos FinFET/GAAFET, mas com melhor potência/desempenho, não um novo paradigma de computação.
• Alguns especulam sobre uma integração mais estreita com DRAM ou chiplets com grande RAM no pacote, mas isso não é demonstrado no artigo.

Calor, energia e refrigeração

• Vários comentaristas temem que o empilhamento 3D piore a remoção de calor e limite as velocidades de clock.
• Contraponto: CFETs empilham dispositivos verticalmente dentro da mesma “camada”, não como empilhar dies inteiros; a densidade térmica continua sendo a questão principal, e não chips quentes “enterrados”.
• A distribuição de energia pela parte traseira é destacada como importante tanto para eficiência energética quanto para refrigeração.
• Ideias futuras de refrigeração propostas incluem: refrigeração em ambos os lados, aletas integradas na placa-mãe, ou até canais de refrigeração líquida no próprio chip; outros duvidam que mudanças radicais no soquete/placa sejam práticas.
• Um argumento simples de condução afirma que algumas dezenas extras de nanômetros de silício não criariam grandes gradientes de temperatura entre dispositivos empilhados.

Velocidade de clock vs. núcleos / IPC

• A frequência é vista como fundamentalmente ligada ao calor; o empilhamento 3D provavelmente não aumentará os GHz.
• Espera-se melhor desempenho principalmente de maior densidade, mais núcleos e possivelmente maior IPC, não de grandes saltos de clock.

Densidade, custo e tamanho do chip

• Pergunta: por que não usar apenas chips maiores em vez de transistores cada vez mais densos?
• Respostas:
  • Dies maiores sofrem rendimento muito pior devido a defeitos; o custo escala fortemente com a área.
  • Sinalização em longas distâncias exige mais energia e pode limitar a frequência.
  • Os campos de litografia (~25×35 mm) restringem o “espalhamento” prático.
  • Chiplets são uma forma de obter chips lógicos grandes a partir de dies físicos menores.

Lei de Moore, limites e economia

• Alguns enfatizam limites físicos e arquiteturais reais: o escalonamento de Dennard está morto, calor e escalonamento de SRAM são grandes restrições, e o silício escuro está aumentando.
• Outros argumentam que o principal gargalo há muito é a economia e o tamanho do mercado; a demanda de smartphones e IA empurrou os nós muito além das projeções antigas.
• Há debate sobre quanta margem ainda resta (de “nem perto do limite” a “talvez <100× restante até 2030”), mas há consenso de que o progresso adicional é mais difícil e caro.

3D NAND vs. confiabilidade da lógica

• Um subthread alerta sobre problemas do 3D NAND (read disturb, retenção, variação de camadas) e sugere que a lógica empilhada pode trazer surpresas semelhantes de confiabilidade ou até de segurança.
• As respostas argumentam que a lógica volátil densa está em um regime diferente: ela não precisa reter estado, e as peculiaridades de processo geralmente são contornadas por fabricantes especializados de memória.
• Há debate sobre se as especificações de endurance do 3D NAND capturam adequadamente o desgaste induzido por leituras; alguns veem isso como um trade-off aceitável, outros como obsolescência planejada.