Intel、Samsung 和 TSMC 演示 3D 堆叠晶体管
芯片制造商 Intel、Samsung 和 TSMC 正在原型验证 3D 堆叠的“互补场效应晶体管”（CFET），其做法是将 n 型和 p 型晶体管垂直堆叠，以在相同面积内塞入更多逻辑并提升能效。评论者指出，这虽然不会实现晶体管“相距 3 nm”的魔法式布局，但可能带来约 30–40% 的密度提升、更好的单位功耗性能，以及将内存和缓存更紧密集成的新选择，而且并不会从根本上改变芯片的编程方式。讨论的大部分焦点集中在实际限制上：热密度与散热、SRAM 与缓存的缩放、较大裸片上缺陷驱动的成本，以及最终限制摩尔定律的究竟是经济约束还是物理约束。
3D 堆叠晶体管 / CFET 进展的范围
- “3 nm / 5 nm” 这些营销名称掩盖了这里的实际器件间距约为 ~45–60 nm；你不可能把晶体管放到彼此相距 3–5 nm 的位置。
- 预期的密度提升大约是在相同面积内多出 30–40% 的晶体管。
- CFET 被视为一种演进式步骤：逻辑类似 FinFET/GAAFET，但功耗/性能更好，而不是一种新的计算范式。
- 有人猜测可能会更紧密地集成 DRAM，或者在封装内搭配大容量 RAM 的 chiplet，但文章并未展示这一点。
热量、功耗与散热
- 一些评论者担心 3D 堆叠会加剧散热难题并限制时钟频率。
- 反驳观点：CFET 是在同一“层”内把器件垂直堆叠，而不是把整颗芯片堆在一起；关键问题仍然是热密度，而不是“埋在里面”的发热芯片。
- 背面供电被强调为提升能效和散热的重要手段。
- 设想中的未来散热方案包括：双面散热、主板上内置散热鳍片，甚至芯片内液冷通道；也有人怀疑激进的插槽/主板改造在现实中并不实用。
- 一个简单的导热论证认为，额外几十纳米的硅不会在堆叠器件之间造成显著的温度梯度。
时钟频率 vs. 核心数 / IPC
- 频率被认为从根本上受制于热量；3D 堆叠不太可能提高 GHz。
- 更好的性能主要预期来自更高密度、更多核心，以及可能更高的 IPC，而不是大幅提升时钟。
密度、成本与芯片尺寸
- 问题：为什么不直接用更大的芯片，而要追求越来越高的晶体管密度？
- 回应：
- 更大的裸片由于缺陷导致的良率会差得多；成本会随着面积强烈上升。
- 远距离信号传输需要更多功耗，并且会限制频率。
- 光刻视场（约 25×35 mm）限制了实际可行的“摊开”范围。
- chiplet 是从更小的物理裸片获得大型逻辑芯片的一种方式。
摩尔定律、限制与经济性
- 一些人强调真实的物理和架构限制：Dennard 缩放已经失效，热量和 SRAM 缩放是主要约束，dark silicon 正在增加。
- 另一些人认为，长期以来主要瓶颈一直是经济性和市场规模；智能手机和 AI 需求把制程节点推进到了远超旧预测的水平。
- 关于还剩多少余量存在争论（从“远未到极限”到“到 2030 年也许还不到 100 倍”），但普遍共识是后续进展会更困难、代价更高。
3D NAND 与逻辑可靠性
- 一个子讨论警告 3D NAND 的问题（读扰、保持性、层间差异），并指出堆叠逻辑可能带来类似的可靠性，甚至安全性方面的意外。
- 回应者认为高密度易失性逻辑处于不同的工作区间：它不需要保持状态，而且工艺中的异常通常会被专门的存储器厂商通过工程手段绕过。
- 对 3D NAND 耐久性规格是否足以反映读操作引起的磨损存在争论；有人认为这是一种可接受的权衡，另一些人则认为这是计划性淘汰。