Intel, Samsung y TSMC demuestran transistores apilados en 3D

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Intel, Samsung y TSMC están desarrollando prototipos de CFET (“transistores de efecto de campo complementarios”) apilados en 3D, que colocan transistores de tipo n y p verticalmente para meter más lógica en el mismo espacio y mejorar la eficiencia energética. Los comentaristas señalan que esto no permitirá disposiciones mágicas “a 3 nm de distancia”, pero sí podría dar quizá un 30–40% de ganancia en densidad, mejor rendimiento por vatio y nuevas opciones para integrar memoria y caché, todo ello sin cambiar fundamentalmente cómo se programan los chips. Gran parte del debate se centra en límites prácticos: la densidad térmica y la refrigeración, el escalado de SRAM y caché, los costes impulsados por defectos en dies más grandes, y si serán las restricciones económicas y no las físicas las que acabarán frenando la ley de Moore.

Alcance del avance de los transistores apilados en 3D / CFET

  • Los nombres comerciales “3 nm / 5 nm” ocultan que aquí los pasos reales de dispositivo son de ~45–60 nm; no se pueden colocar transistores a 3–5 nm de distancia.
  • La ganancia esperada en densidad es de aproximadamente 30–40% más transistores en la misma área.
  • Los CFET se ven como un paso evolutivo: lógica similar a FinFET/GAAFET, pero con mejor potencia/rendimiento, no un nuevo paradigma de computación.
  • Algunos especulan sobre una integración más estrecha de DRAM o chiplets con gran RAM en el paquete, pero eso no se demuestra en el artículo.

Calor, potencia y refrigeración

  • Varios comentaristas temen que el apilamiento en 3D empeore la extracción de calor y limite las velocidades de reloj.
  • Contraargumento: los CFET apilan dispositivos verticalmente dentro de la misma “capa”, no como apilar matrices completas; la densidad térmica sigue siendo el problema clave, no chips calientes “enterrados”.
  • La alimentación desde la parte trasera se destaca como importante tanto para la eficiencia energética como para la refrigeración.
  • Las ideas futuras de refrigeración propuestas incluyen: refrigeración por ambos lados, aletas integradas en la placa base o incluso canales de refrigeración líquida en el chip; otros dudan de que cambios radicales en el zócalo o la placa sean prácticos.
  • Un argumento simple de conducción sostiene que unos pocos nanómetros adicionales de silicio no crearán gradientes de temperatura importantes entre dispositivos apilados.

Velocidad de reloj frente a núcleos / IPC

  • La frecuencia se considera fundamentalmente ligada al calor; es poco probable que el apilamiento 3D aumente los GHz.
  • Se espera que el mejor rendimiento provenga principalmente de mayor densidad, más núcleos y posiblemente mayor IPC, no de grandes saltos de reloj.

Densidad, coste y tamaño del chip

  • Pregunta: ¿por qué no usar chips más grandes en lugar de transistores cada vez más densos?
  • Respuestas:
    • Los dies más grandes sufren rendimientos mucho peores debido a los defectos; el coste escala fuertemente con el área.
    • La señalización a larga distancia requiere más potencia y puede limitar la frecuencia.
    • Los campos de litografía (~25×35 mm) restringen el “expandirse” de forma práctica.
    • Los chiplets son una manera de obtener chips lógicos grandes a partir de dies físicos más pequeños.

Ley de Moore, límites y economía

  • Algunos destacan límites físicos y arquitectónicos reales: el escalado de Dennard está muerto, el calor y el escalado de SRAM son restricciones importantes, y el silicio oscuro aumenta.
  • Otros sostienen que el principal cuello de botella ha sido durante mucho tiempo la economía y el tamaño del mercado; la demanda de smartphones e IA ha empujado los nodos mucho más allá de las proyecciones antiguas.
  • Hay debate sobre cuánta holgura queda (desde “ni de lejos el límite” hasta “quizá quede <100× para 2030”), pero hay consenso en que el progreso adicional es más difícil y costoso.

3D NAND vs. fiabilidad de la lógica

  • Un subhilo advierte sobre problemas de 3D NAND (read disturb, retención, variación de capas) y sugiere que la lógica apilada podría traer sorpresas similares de fiabilidad o incluso de seguridad.
  • Las respuestas argumentan que la lógica volátil densa es un régimen distinto: no necesita retener el estado, y los defectos de proceso suelen corregirse mediante ingeniería por parte de fabricantes de memoria especializados.
  • Hay debate sobre si las especificaciones de resistencia de 3D NAND capturan adecuadamente el desgaste inducido por lectura; algunos lo ven como un compromiso aceptable, otros como obsolescencia programada.