Intel, Samsung, और TSMC ने 3D-स्टैक्ड ट्रांजिस्टर का डेमो किया

मूल लेख ↗ Hacker News चर्चा ↗

Chipmakers Intel, Samsung और TSMC 3D‑stacked “complementary FETs” (CFETs) का prototyping कर रहे हैं, जो n‑ और p‑type transistors को लंबवत रखते हैं ताकि एक ही footprint में अधिक logic समा सके और power efficiency बेहतर हो। टिप्पणीकार ध्यान देते हैं कि इससे जादुई “3 nm apart” layouts तो संभव नहीं होंगे, लेकिन लगभग 30–40% density gains, बेहतर performance per watt, और memory तथा cache को integrate करने के नए विकल्प मिल सकते हैं, वह भी chips के programming तरीके को मूल रूप से बदले बिना। बहस का बड़ा हिस्सा व्यावहारिक सीमाओं पर केंद्रित है: heat density और cooling, SRAM और cache scaling, बड़े dies पर defect-driven costs, और क्या अंततः Moore’s law को भौतिक नहीं बल्कि आर्थिक सीमाएँ धीमा करेंगी।

3D-स्टैक्ड ट्रांजिस्टर / CFET प्रगति का दायरा

  • “3 nm / 5 nm” जैसे मार्केटिंग नाम यह छिपाते हैं कि यहाँ वास्तविक डिवाइस पिच लगभग ~45–60 nm हैं; ट्रांजिस्टरों को 3–5 nm की दूरी पर रखना संभव नहीं है।
  • अपेक्षित घनत्व लाभ लगभग समान क्षेत्र में 30–40% अधिक ट्रांजिस्टर का है।
  • CFETs को एक विकासात्मक कदम माना जा रहा है: FinFET/GAAFET जैसी ही लॉजिक, लेकिन बेहतर पावर/परफॉर्मेंस, कोई नया कंप्यूटिंग प्रतिमान नहीं।
  • कुछ लोग DRAM के और अधिक घनिष्ठ एकीकरण या बड़े ऑन-पैकेज RAM वाले chiplets के बारे में अनुमान लगाते हैं, लेकिन लेख में इसका प्रदर्शन नहीं किया गया है।

ऊष्मा, पावर, और कूलिंग

  • कई टिप्पणीकारों को चिंता है कि 3D-स्टैकिंग से गर्मी निकालना और कठिन होगा तथा clock speeds सीमित हो जाएँगी।
  • प्रतिवाद: CFETs एक ही “layer” के भीतर डिवाइसों को लंबवत स्टैक करते हैं, पूरे dies को स्टैक करने जैसा नहीं; मुख्य समस्या “दबी हुई” गर्म chips नहीं, बल्कि heat density है।
  • backside power delivery को power efficiency और cooling, दोनों के लिए महत्वपूर्ण बताया गया है।
  • भविष्य की प्रस्तावित cooling ideas में शामिल हैं: dual-sided cooling, motherboard पर built-in fins, या यहाँ तक कि on-chip liquid cooling channels; अन्य लोग मानते हैं कि radical socket/board बदलाव व्यावहारिक नहीं होंगे।
  • एक सरल conduction argument के अनुसार, silicon की कुछ अतिरिक्त दसियों nanometers की मोटाई stacked devices के बीच बड़े temperature gradients नहीं बनाएगी।

Clock Speed बनाम Cores / IPC

  • frequency को मूलतः heat से जुड़ा माना जाता है; 3D stacking से GHz बढ़ने की संभावना कम है।
  • बेहतर प्रदर्शन मुख्यतः अधिक density, अधिक cores, और संभवतः अधिक IPC से अपेक्षित है, न कि बड़े clock jumps से।

Density, Cost, और Chip Size

  • प्रश्न: लगातार अधिक dense transistors के बजाय बस बड़े chips क्यों नहीं बनाते?
  • जवाब:
    • बड़े dies में defects के कारण yield बहुत खराब होती है; cost क्षेत्रफल के साथ बहुत तेज़ी से बढ़ती है।
    • लंबी दूरी के signaling के लिए अधिक power चाहिए और frequency सीमित हो सकती है।
    • lithography fields (~25×35 mm) व्यावहारिक “spreading out” को सीमित करते हैं।
    • chiplets छोटे physical dies से बड़े logical chips पाने का एक तरीका हैं।

Moore’s Law, सीमाएँ, और अर्थशास्त्र

  • कुछ लोग वास्तविक भौतिक और architectural सीमाओं पर ज़ोर देते हैं: Dennard scaling समाप्त हो चुकी है, heat और SRAM scaling बड़ी बाधाएँ हैं, dark silicon बढ़ रहा है।
  • अन्य लोग तर्क देते हैं कि मुख्य bottleneck लंबे समय से अर्थशास्त्र और market size रहा है; smartphone और AI की demand ने nodes को पुरानी projections से बहुत आगे धकेला है।
  • इस पर बहस है कि कितना headroom बचा है (“सीमा के पास भी नहीं” से लेकर “2030 तक शायद <100× बाकी”), लेकिन सहमति है कि आगे की प्रगति अधिक कठिन और महँगी है।

3D NAND बनाम Logic Reliability

  • एक subthread 3D NAND की समस्याओं (read disturb, retention, layer variation) के बारे में चेतावनी देता है और सुझाव देता है कि stacked logic में भी समान reliability या यहाँ तक कि security surprises आ सकते हैं।
  • जवाब में कहा गया है कि dense volatile logic एक अलग regime है: उसे state retain करने की आवश्यकता नहीं होती, और process kinks को आम तौर पर specialized memory vendors द्वारा engineering से संभाल लिया जाता है।
  • इस पर बहस है कि क्या 3D NAND endurance specs read-induced wear को पर्याप्त रूप से दर्शाती हैं; कुछ इसे स्वीकार्य trade-off मानते हैं, अन्य इसे planned obsolescence।